Implementation
Physical Implementation
- Synthesis for area & timing optimization
- SDC clean-up for constraint error fixes
- Static Timing Analysis — setup, hold, max transition & noise
- Simulation for functional verification
- Test vector generation
Non-Stop &
One-Time Success.
- Process
- 180nm — 7nm
- Scope
- Implementation · PD · DFT
- Based in
- Suwon, KR
About · 회사 소개Fabless와 Foundry를 위한
Fabless와 Foundry를 위한
ASIC 설계 파트너.
㈜스타칩스는 2024년 9월, ASIC 전문 업체로 법인 설립되었습니다.
Fabless와 Foundry를 위한 ASIC 전문 기술 업체입니다.
180nm에서부터 7nm Deep sub-micron까지의 풍부한 경험을 가진 엔지니어들로 구성되어 있으며, ASIC Design Service의 선두 주자로 나아갈 것입니다.
다수의 국내 반도체 회사와 설계 협력 관계를 구축하여, Fabless IC 고객사들에게 Non-Stop & One Time Success를 제공하는 최고의 반도체 기술 회사가 되고자 최선을 다하겠습니다.
반도체 설계 엔지니어의 동반자로서, 또한 반도체 개발·양산 지원의 Leader로서 반도체 업체들의 수익과 성장에 밑바탕이 되어드리겠습니다.
- Process Nodes
- 180 → 7nm
- Established
- 2024.09
- Success Target
- One Time
180nm — 7nm · Deep Sub-Micron
ASIC Design FlowDesign Entry에서 GDS Out까지,
Design Entry에서 GDS Out까지,
전 공정을 책임집니다.
RTL 입력부터 최종 GDS 전달까지 12단계의 표준 ASIC 설계 흐름을 일관되게 수행합니다.
- 01
Design Entry
Capture the design using a hardware description language (HDL) or schematic entry.
- 02
Logic Synthesis
Produce a gate-level netlist — logic cells and the nets connecting them.
- 03
DFT Implementation
Insert test logic for logic cells, memory, and IP.
- 04
Pre-layout Simulation
Verify the gate-level netlist functions correctly.
- 05
Floor Planning
Arrange the blocks of the netlist on the chip.
- 06
Placement
Decide the locations of cells within a block.
- 07
CTS
Insert buffers and inverters along the clock paths to balance clock delay.
- 08
Routing
Make the connections between cells and blocks.
- 09
Physical Verification
Ensure the layout works as intended — design rule check (DRC) and layout-versus-schematic (LVS).
- 10
IR-DROP
Check static and dynamic voltage drop across the power grid.
- 11
Post-layout Simulation
Confirm the design still works with the added loads of the interconnect.
- 12
GDS Out
Deliver GDS (Graphic Database System) to the process.
Our Services · 서비스설계 전 과정을 아우르는
설계 전 과정을 아우르는
세 가지 핵심 서비스.
Place & Route
Physical Design
- Floorplan for area reduction & macro-timing optimization
- Placement of standard cells
- Clock Tree Synthesis
- Routing for physical cell connections
- IR-DROP — static & dynamic power check
- RDL for bump design
- Physical Verification — DRC, LVS, ESD & antenna
DFT
Design For Test
- Clock generation for DFT
- IO MUX for DFT
- Scan insertion & verification to meet fault-coverage targets
- MBIST insertion & verification for memory test
- IP direct-access test for IP integration
Clients · 협력 공정
세계 최고 수준의 공정과 함께합니다.
다수의 국내 반도체 회사 및 글로벌 파운드리 공정 경험을 보유하고 있습니다.
Contact · 문의프로젝트를 시작할
프로젝트를 시작할
준비가 되셨나요?
ASIC 설계 의뢰와 협력 제안을 환영합니다. 편하게 연락 주세요.
Address
경기도 수원시 영통구 영통로 237, 613호 (신동, 에이스 하이엔드타워 영통)
Tel
031-202-1277Fax
031-202-1288
